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Main Title: Effizienter Entwurfsfluss durch neue Verfahren der Logiksynthese und Technologieabbildung von VHDL-Hardwarebeschreibungen
Author(s): Gutsche, Jan Friedrich
Advisor(s): Post, Hans-Ulrich
Granting Institution: Technische Universität Berlin, Fakultät IV - Elektrotechnik und Informatik
Type: Doctoral Thesis
Language: German
Language Code: de
Abstract: Neben der tatsächlichen Leistungsfähigkeit von Synthesewerkzeugen hinsichtlich Synthesegeschwindigkeit und Güte der produzierten Ergebnisse ist auch die durch den Benutzer notwendige Interaktion zur Erzeugung eines befriedigenden Produktes ein wichtiger Faktor bei der Frage, wie schnell eine vorgegebene Aufgabe umgesetzt werden kann (Time to Market). Zwei grundlegende Designschwächen bestehender Synthesewerkzeuge werden untersucht, welche eine permanente Aufmerksamkeit seitens des Entwicklers erfordern. Die erste Designschwäche betrifft die automatische Logiksynthese. Sie kann zu einem unterschiedlichen Verhalten der generierten Schaltung im Vergleich zu einer vorher durchgeführten Simulation führen. Diese Synthesefehler sind oft nur schwer zu erkennen. Die Vermeidung solcher Fehler seitens des Entwicklers ist nur bei der strengen Einhaltung eines gegebenen Coding-Styles möglich. Dieser wird von den meisten Werkzeugen nur oberflächlich geprüft und verkompliziert zusätzlich die Beschreibung bestimmter Baugruppen erheblich. Es werden die Ursachen für dieses Verhalten beschrieben und ein alternatives vom Coding-Style unabhängiges Logiksyntheseverfahren "SibaS" (Simulation-based-Synthesis) vorgestellt. Dieses Verfahren verwendet, insbesondere bei der Synthese von sequentiellen Schaltungen, einen anderen Ansatz als aktuelle VHDL-Syntheseverfahren. Im Gegensatz zu diesen wird dabei nicht versucht, aus der Struktur der beschriebenen Schaltung auf den Schaltungstyp zu schließen, stattdessen wird die zu übersetzende Beschreibung einer speziellen Simulation unterworfen und anhand der Ergebnisse eine entsprechende Schaltung generiert. Die zweite Designschwäche betrifft die Schnittstelle zwischen Logiksynthese und Technologieabbildung. Die Verwendung von VHDL an dieser Stelle erlaubt zwar die beliebige Kombination von Werkzeugen, führt aber zum Verlust abstrakter Designinformation, wie z. B. von arithmetischen Strukturen, was durch den Einsatz zusätzlicher Werkzeuge und damit verbundener Entwicklungszeit ausgeglichen werden muss. Die Integration von Logiksynthese und Technologieabbildung ermöglicht es, eine neue Schnittstelle "A-RTL" (Arithmetic-RTL) zu schaffen, um diese abstrakten Informationen zu bewahren und innerhalb der Technologieabbildung "ALTeM" (Arithmetic and Logic Technology Mapping) zu nutzen. Die entwickelten Verfahren wurden innerhalb einer beispielhaften Implementierung eines kompletten Synthesewerkzeugs "Square-Dance" integriert und untersucht. Im Vergleich zu den verfügbaren VHDL-Synthesewerkzeugen zeichnet sich Square-Dance durch eine fehlerfreie Synthese, unabhängig vom verwendeten Coding-Style, und die Möglichkeit der unmittelbaren Generierung effizienter arithmetischer Strukturen aus.
URI: urn:nbn:de:kobv:83-opus-10527
http://depositonce.tu-berlin.de/handle/11303/1458
http://dx.doi.org/10.14279/depositonce-1161
Exam Date: 20-May-2005
Issue Date: 17-Jun-2005
Date Available: 17-Jun-2005
DDC Class: 620 Ingenieurwissenschaften und zugeordnete Tätigkeiten
Subject(s): VHDL Technologieabbildung Logiksynthese Synthesefehler Arithmetiksynthese
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