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Main Title: Methoden zur Geschwindigkeitsoptimierung von Logiksimulationsverfahren
Translated Title: Methods for speed optimization of logic simulation
Author(s): Neunast, Till
Advisor(s): Liebig, Hans
Granting Institution: Technische Universität Berlin, Fakultät IV - Elektrotechnik und Informatik
Type: Doctoral Thesis
Language: German
Language Code: de
Abstract: Die Verifikation beim digitalen Schaltungsentwurf erfolgt üblicherweise mittels ereignisgesteuerter Simulation des Schaltungsmodells. Der Simulationsaufwand beeinflußt die Entwurfskosten wesentlich und steigt mit der Schaltungskomplexität. Um den Aufwand zu mindern, wurden bisher verschiedene Ansätze verfolgt, insbesondere parallele und verteilte Simulation, kompilierte Simulation und alternative Funktionsdarstellungen wie BDDs. In dieser Arbeit wird ein neuer Ansatz präsentiert, der eine Steigerung der Simulationsgeschwindigkeit durch Reduzierung der Anzahl der während der Simulation zu verarbeitenden Ereignisse erreicht. Diese Reduzierung basiert auf der Zusammenfassung von einerseits räumlich nah beieinander liegenden Schaltungselementen und andererseits zeitlich nah beieinander liegenden Ereignissen. Vorgestellt werden zwei Verfahren. Das erste ist ein Partitionierungsverfahren, das aus Schaltungselementen Blöcke bildet, deren Simulation ein Minimum an Ereignissen produziert. Das zweite ist ein modifiziertes Simulationsverfahren, das eine kombinierte und zeitlich umgeordnete Ereignisverarbeitung ohne Rücksetzmechanismus ermöglicht. Beide Verfahren sind unabhängig von Verzögerungs- und Wertemodellierung und können daher ohne Genauigkeitsverlust auf unterschiedlichen Abstraktionsebenen des Entwurfs eingesetzt werden. Die Effektivität der Verfahren ist experimentell anhand von mehr als 200 Benchmark-Schaltungen nachgewiesen, wobei in Kombination beider Verfahren eine durchschnittliche Geschwindigkeitssteigerung von annähernd 50% erreicht wird.
Verification in digital system design is usually done by event-driven simulation of a model representing the design. The expense of the simulation task makes up a significant part of the total costs of the design process, and grows with the complexity of the design. Several attempts have been made to reduce simulation cost, in particular parallel and distributed simulation, compiled-code simulation and alternative function representation like decision diagrams. In this thesis a new approach is presented, which achieves an increase in simulation speed by reducing the number of events processed during simulation. The reduction is based on aggregation of neighboring circuit elements in the spacial domain and on combination of closely related events in the time domain. Two techniques are shown. The first one is a partitioning algorithm, that assembles circuit elements into blocks, whose simulation produces a minimum of events. The second one is a modified simulation algorithm, which processes combined and temporally rearranged events, and has no need for any rollback mechanism. Both techniques are independent of the used delay model and logic levels, and therefore can be applied to various design levels without loss of accuracy. Efficacy has been confirmed in experiments for more than 200 benchmark circuits. Combination of both techniques perform an average speedup of nearly 50%.
URI: urn:nbn:de:kobv:83-opus-16600
http://depositonce.tu-berlin.de/handle/11303/1989
http://dx.doi.org/10.14279/depositonce-1692
Exam Date: 26-Sep-2007
Issue Date: 4-Oct-2007
Date Available: 4-Oct-2007
DDC Class: 004 Datenverarbeitung; Informatik
Subject(s): Hardware-Entwurf
Logiksimulation
Simulationsbeschleunigung
Systemverifikation
Timing-Simulation
Digital Design
Logic Simulation
Simulation Acceleration
System Verification
Timing Simulation
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