Please use this identifier to cite or link to this item: http://dx.doi.org/10.14279/depositonce-4145
Main Title: A generic implementation of a quantified predictor applied to a DRAM power-saving policy
Translated Title: Eine generische Implementierung eines quantifizierenden Prädiktors angewandt auf eine Leistungssparstrategie für DRAMs
Author(s): Thomas, Gervin
Advisor(s): Elhossini, Ahmed
Referee(s): Juurlink, Ben
Tutsch, Dietmar
Gremzow, Carsten
Granting Institution: Technische Universität Berlin, Fakultät IV - Elektrotechnik und Informatik
Type: Doctoral Thesis
Language: English
Language Code: en
Abstract: Prädiktoren werden in vielen Bereichen der Computerarchitektur verwendet, um Performance zu steigern. Ihre genauen Abschätzungen über das Verhalten eines Systems können dazu verwendet werden, um Strategien zu entwickeln, die die Systemperformance steigern oder die Leistungsaufnahme senken. Diese Strategien werden effektiver, falls die Prädiktoren in Hardware implementiert sind und quantifizierte Vorhersagen liefern und nicht nur binäre. Eines der wichtigsten Ziele in jedem Computersystem, von Servern bis hin zu tragbaren batteriebetriebenen Geräten, ist die Reduzierung der Energie bzw. Leistung. Um dies zu erreichen, muss der Energieverbrauch aller Systemkomponenten reduziert werden. Dies ist besonders wichtig für off-chip DRAM, das auch im Leerlauf (idle) viel Energie konsumiert. DRAMs unterstützen daher verschiedene Leistungssparmodi wie Self-Refresh und Power-Down. Werden diese Leistungssparmodi jedes Mal verwendet, wenn der DRAM idle ist, sinkt die Performance aber aufgrund ihrer Aufwachzeit. Der Self-Refresh Modus bietet große Leistungseinsparungen, hat jedoch eine sehr hohe Aufwachzeit. Auf der anderen Seite ist die Aufwachzeit des Power-Down Modus geringer, spart jedoch auch weniger Leistung ein. Der effizienteste Modus hängt daher von der Länge der Idle-Periode ab, welche normalerweise unbekannt ist. Diese Doktorarbeit präsentiert und evaluiert einen historien-basierten Prädiktor für quantifizierte Vorhersagen. Dafür werden eine Softwareversion und eine Hardwareimplementierung eines Vorhersagealgorithmus vorgestellt und analysiert. Ferner wird eine komplette Untersuchung des Ergebnisraumes des Prädiktors durchgeführt, um die Parametersets für eine Genauigkeit von über 96% zu bestimmen. Darüber hinaus wird ein generisches und komplett synthetisierbares Design des Prädiktors in VHDL für FPGAs präsentiert. Eine Analyse der Skalierbarkeit des Hardwareentwurfs zeigt, dass das vorgestellte Design eine geringe Geräteauslastung des FPGAs aufweist und mit über 210 MHz getaktet werden kann. Unter Verwendung aller vorangegangenen Analysen wird eine vorhersagen-basierte Leistungssparstrategie vorgestellt, die die Leistungsaufnahme eines Speichers reduziert. Diese Leistungssparpolitik verbindet die Vorteile der beiden Leistungssparmodi, Self-Refresh und Power-Down, um den Verbrauch signifikant zu reduzieren und die Performanceminderung aufgrund von Aufwachzeiten gering zu halten. Zur Realisierung wird der historienbasierte Prädiktor verwendet, um die Länge der Leerlaufzyklen vorherzusagen. Auf Basis dieser Ergebnisse wird der Self-Refresh Modus, der Power-Down Modus oder eine Kombination von beiden Modi verwendet. Die vorgestellte Leistungssparstrategie wird mit Hilfe von verschiedenen Applikationen aus dem multimedialen Bereich evaluiert. Die Experimente zeigen, dass der Energieverbrauch des DRAMs zwischen 43.4% und 65.8% reduziert werden kann, bei einer vernachlässigbaren Laufzeitverlängerung zwischen 0.34% und 2.18%.
Predictors are used in many subfields of computer architecture to enhance performance. Accurate estimations of future system behavior allow to develop policies to improve system performance or reduce power consumption. These policies become more efficient if predictors are implemented in hardware and are able to provide quantified forecasts, i.e. providing more than binary forecasts. One of the most important goals of any computer system, from servers to battery-driven hand-held devices, is the reduction of power and energy consumption. To achieve this, the energy consumption of all system components must be reduced. This is especially important for off-chip DRAM, which consumes a significant amount of energy even when it is idle. Hence, DRAMs support different power-saving modes, such as self-refresh and power-down. However, employing these power-saving modes each time the DRAM is idle, impacts the performance due to their power-up latencies. The self-refresh mode offers large power saving potential, but incurs a long power-up latency. The power-down mode, on the other hand, has a lower power-up latency but provides less power savings. Using the most efficient mode depends on the length of the idle period, which is normally unknown. This thesis presents and evaluates a history-based predictor which produces quantified forecasts. A software version and a hardware implementation of the prediction algorithm are implemented and analyzed. A complete design space analysis of the predictor is presented to determine parameter sets achieving an accuracy rate over 96%. Moreover, a generic and fully synthesizeable design is presented in VHDL and implemented on an FPGA. A complete scalability analysis of the hardware predictor shows that the design has a low device utilization and can be clocked by over 210 MHz. Using the impact of the previous analyses, a predictor-based power-saving policy is presented for the reduction of memory power consumption. This power-saving policy combines the two power-saving modes, self-refresh and power-down, in order to achieve significant power reductions with marginal performance penalties. The history-based predictor is then used to forecast the duration of idle periods and apply either self-refresh, power-down, or a combination of both power-saving modes. The policy is evaluated using applications from the multimedia domain. The experimental results exhibit that it reduces the total DRAM energy consumption between 43.4% and 65.8% at a negligible performance penalty between 0.34% and 2.18%.
URI: urn:nbn:de:kobv:83-opus4-55714
http://depositonce.tu-berlin.de/handle/11303/4442
http://dx.doi.org/10.14279/depositonce-4145
Exam Date: 23-Jul-2014
Issue Date: 15-Aug-2014
Date Available: 15-Aug-2014
DDC Class: 000 Informatik, Informationswissenschaft, allgemeine Werke
Subject(s): Quantifizierender Prädiktor
Leistungssparstrategie
DRAM
generische Implementation in VHDL
Quantified predictor
power-saving policy
DRAM
generic VHDL implementation
Usage rights: Terms of German Copyright Law
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