Effiziente Verifikation der Robustheit komplexer integrierter Schaltungen
| dc.contributor.advisor | Reichl, Herbert | en |
| dc.contributor.author | Morgenstern, Haiko | en |
| dc.contributor.grantor | Technische Universität Berlin, Fakultät IV - Elektrotechnik und Informatik | en |
| dc.date.accepted | 2011-04-01 | |
| dc.date.accessioned | 2015-11-20T20:23:50Z | |
| dc.date.available | 2011-05-04T12:00:00Z | |
| dc.date.issued | 2011-05-04 | |
| dc.date.submitted | 2011-05-04 | |
| dc.description.abstract | Elektrostatische Entladungen (Electrostatic Discharge, kurz ESD) treten im Alltag häufig auf und können integrierte Schaltkreise irreversibel schädigen. Die Verifikation integrierter Schaltkreise zur Sicherung der Robustheit gegenüber elektrostatischen Entladungen ist ein komplexer Prozess, bei dem Expertenwissen sowohl im Bereich der Technologie als auch der Schaltungstechnik vorhanden sein muss. Häufig wird das Verhalten der Bauelemente außerhalb normaler Betriebsparameter in der Simulation nicht korrekt wiedergegeben, so dass Schaltungsentwickler das mächtige Werkzeug der Schaltungssimulation hier nicht verwenden können. In der vorliegenden Arbeit wurde eine Methodik entwickelt, welche die Schaltungssimulation von integrierten Mixed-Signal-Schaltkreisen beim Auftreten von elektrostatischen Entladungen durch entsprechende Simulationsmodelle ermöglicht. Weiterhin wurde durch eine Analyse der Simulationsergebnisse und deren Visualisierung die Verifikation und Optimierung hinsichtlich der ESD-Robustheit zum Teil automatisiert und dadurch wesentlich schneller und sicherer. Um die Ausfallmechanismen von Halbleiterbauelementen beim Auftreten elektrostatischer Entladungen zu modellieren, wurden Vor- und Nachteile der in Frage kommenden Beschreibungssprachen herausgearbeitet. Anschließend wurde detailliert auf die Möglichkeiten effizienter Schaltungssimulationen mittels verschiedener Analysearten eingegangen. Hierbei lag der Fokus auf der Reduktion der Simulationsdauer, der Konvergenz sowie der Genauigkeit der Simulationsergebnisse. Die vorgeschlagene Methodik zur Verifikation von integrierten Schaltkreisen gegenüber elektrostatischen Entladungen wurde bereits bestehenden Ansätzen gegenübergestellt. Die erarbeitete Methodik wurde in dem ESD-Analysewerkzeug CLEX umgesetzt. Dieses Werkzeug ist vollständig in die Entwicklungsumgebung Cadence® Design Framework II integriert und unterstützt den Schaltungsentwickler während des gesamten Entwicklungsablaufes bei der ESD-Schaltungsverifikation. Am Beispiel von Smart-Power-Schaltkreisen wurde die Funktionalität der in dieser Arbeit entwickelten Verifikationsmethodik überprüft. Es hat sich dabei gezeigt, dass bei Anwendung dieser Verifikationsmethodik kostenintensive Überarbeitungen von Schaltungen im Fall von negativen ESD-Tests nach der Herstellung vermieden werden können und der Prozess der Fehleridentifikation und -korrektur wesentlich beschleunigt wird. Im Fall eines durch den Einsatz von CLEX vermiedenen Full-Mask-Redesign wird somit der Entwicklungsablauf eines Schaltkreises um mehrere Wochen verkürzt. | de |
| dc.description.abstract | Electrostatic discharges (ESD) occur often in our everyday life and may damage integrated circuits irreversibly. The verification of the robustness of integrated circuits during ESD is a complex process, which needs expert knowledge in the fields of semiconductor technology as well as circuit design. Often, the device characteristics are not reflected by the simulation models beyond their normal operating conditions. Consequently, the circuit designer is not able to use simulators with conventional simulation models for the ESD verification. Therefore, in this work, a methodology is developed, which enables ESD simulations of integrated mixed-signal circuits using novel simulation models. Furthermore, by analyzing the simulation data and highlighting the resulting current paths in the schematic, the verification and optimization process of the ESD protection concept is automated resulting in a time optimized and less error prone design flow. To model the failure mechanism of semiconductor devices during the occurrence of ESD, advantages and disadvantages of possible description languages are also discussed. Subsequently, the possibilities of efficient circuit simulations using different simulation approaches are evaluated. The focus, thereby, lies on the reduction of the simulation time as well as the establishment of numerical stability and precision of the simulation results. The developed verification methodology was implemented as ESD-analysis software CLEX. This tool is fully integrated into the development environment Cadence® Design Framework II and supports the circuit designer during the entire design flow. To verify the functionality of CLEX, the developed verification methodology was applied to several Smart-Power circuits. It is shown that the consequent application of this verification flow may prevent costly redesigns resulting from ESD problems after fabrication and significantly speeds up the process of failure analysis. In the case that a full-mask-redesign is prevented by the application of CLEX, the development flow of a circuit will be shortening by several weeks. | en |
| dc.identifier.uri | urn:nbn:de:kobv:83-opus-30414 | |
| dc.identifier.uri | https://depositonce.tu-berlin.de/handle/11303/3115 | |
| dc.identifier.uri | http://dx.doi.org/10.14279/depositonce-2818 | |
| dc.language | German | en |
| dc.language.iso | de | en |
| dc.rights.uri | http://rightsstatements.org/vocab/InC/1.0/ | en |
| dc.subject.ddc | 620 Ingenieurwissenschaften und zugeordnete Tätigkeiten | en |
| dc.subject.other | Elektrostatische Entladung | de |
| dc.subject.other | IC | de |
| dc.subject.other | Integrierte Schaltkreise | de |
| dc.subject.other | Verifikation | de |
| dc.subject.other | Electrostatic discharge | en |
| dc.subject.other | IC | en |
| dc.subject.other | Integrated circuit | en |
| dc.subject.other | Verification | en |
| dc.title | Effiziente Verifikation der Robustheit komplexer integrierter Schaltungen | de |
| dc.title.translated | Efficient Verification of the Robustness of Integrated Circuits | en |
| dc.type | Doctoral Thesis | en |
| dc.type.version | publishedVersion | en |
| tub.accessrights.dnb | free | * |
| tub.affiliation | Fak. 4 Elektrotechnik und Informatik::Inst. Hochfrequenz- und Halbleiter-Systemtechnologien | de |
| tub.affiliation.faculty | Fak. 4 Elektrotechnik und Informatik | de |
| tub.affiliation.institute | Inst. Hochfrequenz- und Halbleiter-Systemtechnologien | de |
| tub.identifier.opus3 | 3041 | |
| tub.identifier.opus4 | 2879 | |
| tub.publisher.universityorinstitution | Technische Universität Berlin | en |
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